FPGA PCIe DMA采集：实际带宽、缓存与丢包计算方法
FPGA通过PCIe DMA向电脑传输采集数据的工程指南，涵盖有效带宽、描述符、环形缓存、主机内存和稳定性测试。
高速采集系统里，PCIe“链路速率足够”不等于数据一定不会丢。真正决定持续吞吐的是采集源、FPGA缓存、DMA引擎、PCIe事务、主机内存和存储介质组成的完整链路。
一、从业务数据率开始计算
原始输入速率可按“通道数 × 位宽 × 采样率”计算。若8通道、16位、100MSPS连续采集，原始数据为12.8 Gbit/s，即1.6 GB/s。随后还要加上帧头、时间戳、对齐填充等开销。
PCIe Gen3每Lane为8 GT/s，采用128b/130b编码。x8链路在不考虑事务层开销时约为7.88 GB/s；实际可用带宽还会受到TLP大小、读写方向、主机平台和DMA实现影响，应以实测为准。
二、DMA链路的核心结构
| 模块 | 作用 | 检查重点 |
|---|---|---|
| 采集FIFO | 吸收采样时钟与PCIe时钟差异 | 水位、溢出计数、跨时钟域 |
| DMA描述符 | 描述主机缓冲区地址和长度 | 环形队列深度、完成回写 |
| 主机缓冲区 | 承接连续数据流 | 页锁定内存、NUMA与拷贝次数 |
| 应用程序 | 消费、显示或落盘 | 处理速度必须长期大于输入速度 |
三、缓存要多大
缓存不是越大越好，而是用来覆盖调度抖动和短时阻塞。可用下面的思路估算：
所需缓存 ≥ 输入速率 × 允许阻塞时间
例如输入1.6 GB/s，系统需要覆盖100 ms的最坏调度停顿，则至少需要160 MB有效缓存，并应再预留安全余量。若长期输出速度低于输入速度，任何有限缓存最终都会溢出。
四、常见性能问题
- DMA块太小，导致中断和描述符处理频率过高。
- 应用层重复复制数据，CPU和内存带宽先成为瓶颈。
- 数据跨NUMA节点访问，吞吐下降且抖动增大。
- 直接写普通硬盘，存储速度无法承接连续采集。
- 只看平均带宽，没有记录FIFO峰值水位和丢包计数。
五、建议验收方法
- 先用FPGA内部计数数据测试PCIe链路，排除ADC前端因素。
- 分别记录链路宽度、速率、DMA吞吐、CPU占用和中断频率。
- 持续运行至少数小时，检查描述符错误、FIFO溢出和样本连续性。
- 加入真实显示、算法和写盘负载，再做端到端验收。
DMA架构可参考 AMD PCIe DMA/Bridge Subsystem产品指南。
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