FPGA复合报文测试｜线速解析、纳秒级时间戳与故障注入
说明FPGA报文测试仪的数据通路、吞吐率与时延测量、CRC和丢包故障注入、统计计数及验证方法。
通信设备调试常经历三个阶段：先确认链路能连通，再验证常规报文能收发，最后才面对真正困难的问题——不同协议同时运行、最小帧连续到达、突发拥塞、CRC 异常或链路重连时，设备是否仍按设计工作。通用软件发包工具容易受操作系统调度、驱动缓存和网卡卸载影响，而 FPGA 可以在数据入口按固定时钟逐拍处理，更适合建立可重复的实验条件。
*图 1：报文发生、规则匹配、故障注入、被测设备和时间戳统计组成的闭环测试数据通路。*
Cyclone 10 LP FPGA 开发板 可作为协议验证和现场设备联调的平台。Cyclone 10 LP 定位于低功耗、成本敏感应用，并非带高速串行收发器的 Cyclone 10 GX。实际测试的物理接口取决于板上配置以及外接 PHY、收发器和电平转换器，选型时需结合被测设备的接口要求。
*图 2：CP9173-37-ComPacketTester 复合报文测试开发板，可用于协议验证、报文收发、规则处理和现场设备联调。具体物理接口可根据被测设备配套设计。*
线速处理应避免先存后算
报文进入后，解析器可边接收边提取目的地址、类型、长度、序号和时间字段，并根据规则分流到统计、转发或故障注入通道。固定深度流水线使每拍处理时间可预测，也避免 CPU 在小包高包速下成为瓶颈。
设计时应同时使用 bit/s 和 packet/s 两种指标。相同线速下，64 byte 小帧产生的包速远高于大帧，对状态机、计数器更新和描述符系统压力更大。吞吐率测试如果只使用一种大包，无法说明设备处理最坏包速的能力。
时间戳精度和准确度不是一回事
FPGA 可在报文入口或出口的指定边界锁存自由运行计数器。例如 125 MHz 计数器的量化步长为 8 ns，100 MHz 为 10 ns，因此可以实现“纳秒级分辨率”。但准确度还受参考时钟误差、跨时钟、PHY 延迟、布线偏差和锁存位置影响，不能把 8 ns 的计数步长直接写成 ±8 ns 的系统测量精度。
RFC 2544 的时延方法要求对带标识的测试帧记录发送与接收时间，并说明采用 store-and-forward 还是 bit-forwarding 定义。测试报告应记录帧长、负载、端口方向、时间戳位置和重复次数，否则不同平台的“延迟”不能直接比较。
如果需要跨设备单向时延，还必须让两端时钟同步，并评估同步误差。只使用同一 FPGA 的收发端口做环回，可以测得相对时延，但不能替代真实网络中的绝对单向时延。
故障注入必须可控、可复现
实用的故障注入不只是随机翻转一位。平台应支持按流、按序号或按时间触发，例如：每 N 帧制造一次 CRC 错误、修改长度字段、删除指定序号、复制或交换报文、延长帧间隙、形成突发拥塞，以及在特定状态切断链路。
每条规则要有命中计数、实际执行计数和旁路计数，并把测试配置与结果一起保存。随机测试应保存种子，才能重现同一序列。对于可能影响生产业务的异常报文，必须使用隔离测试网络，不应把实验流量直接注入在线系统。
缓冲和流量整形决定结果是否可信
测试仪自身也可能丢包。入口 FIFO、规则处理队列和出口整形器都应有高水位与溢出计数。若平台在 DUT 之前已经丢弃数据，最终得到的帧丢失率没有意义。
令牌桶或信用机制可以生成恒定速率、突发和多业务等级流量。RFC 2544 覆盖吞吐率、时延、帧丢失、背靠背帧和恢复等基准；ITU-T Y.1564 更关注以太网业务开通时的配置与性能测试。选择方法前应明确是在实验室评估设备极限，还是验证业务 SLA。
RFC 6815 还特别指出，RFC 2544 方法不应直接用于生产网络，因为高负载和测试地址可能干扰正常业务。因此测试平台需要明确“实验室模式”和“在线监测模式”的权限边界。
建议的验收记录
每次测试至少保存固件版本、接口速率、帧格式、帧长组合、持续时间、目标负载、发送/接收/错误计数、时延统计和规则配置。平均时延之外还应给出最小值、最大值和分位数；丢包结果应说明发生在 DUT、测试仪入口还是测试仪出口。
总结
FPGA 报文测试的价值不是“比软件发包更快”，而是把报文生成、解析、时间戳和故障注入放在可预测的数据通路中。只有同时记录测试仪自身状态、时钟误差和规则命中结果，线速与纳秒级指标才具有可解释性。面向生产网络时，还必须把标准的适用范围和业务安全放在性能测试之前。