FPGA开发板上电但通信失败：完整排查清单
FPGA开发板通信失败排查指南，从电源、时钟、复位、管脚约束、收发器状态到最小回环逐级定位问题。
“电源灯亮、FPGA能下载程序”只能说明系统完成了部分上电流程，并不能证明外设时钟、复位、管脚约束和通信协议都正确。排查时应从底层向上逐层确认，避免一开始就在复杂业务逻辑里找问题。
一、电源与器件状态
- 测量各路电源实际电压、纹波和上电顺序，不只观察指示灯。
- 确认FPGA配置完成信号、器件温度和电流是否正常。
- 检查外设PHY、时钟芯片、连接器电源和使能脚。
二、时钟是否真的进入逻辑
用片内逻辑分析仪或输出分频时钟确认输入时钟存在，再检查PLL/MMCM锁定状态。高速收发器还需核对参考时钟频率、输入管脚、时钟缓冲类型和GT通道映射。频率正确但管脚或标准错误，同样会导致链路不工作。
三、复位释放顺序
复位应在电源稳定、时钟锁定后同步释放。跨时钟域复位需在各自时钟域完成同步。建议把关键复位、锁定和初始化完成信号接入ILA，确认系统没有反复复位或某一级一直未释放。
四、约束与管脚检查
| 检查项 | 典型问题 |
|---|---|
| 管脚位置 | 原理图网络名与约束文件对应错误 |
| IO标准 | 电压标准、差分终端或Bank电压不匹配 |
| 时序约束 | 漏约束、错误时钟周期或异步路径处理不当 |
| GT映射 | TX/RX极性、Lane顺序或Quad选择错误 |
五、按接口查看状态
- 以太网：先看PHY链路灯、MDIO寄存器、协商速率，再检查MAC收发计数。
- PCIe：确认PERST#、参考时钟、LTSSM状态、Lane宽度和协商速率。
- 串口：确认电平标准、波特率、数据位和TX/RX交叉。
- MIPI/JESD：先确认PHY或CGS/ILAS状态，再检查负载格式。
六、建立最小可验证工程
- 去掉算法和复杂上位机，只保留时钟、复位与单接口。
- 使用固定测试数据或内部回环，证明物理链路和协议通路。
- 加入递增计数器、错误计数器和FIFO水位。
- 每恢复一个模块就重新做长时间测试，定位引入问题的步骤。
如果同一底板更换核心板后才出现问题，应重点核对Bank电压、时钟来源、连接器定义、启动模式和约束文件版本。可参考本站 Kintex-7核心板产品页 查看标准板卡资料结构。
需要结合板卡和接口进一步评估？
联系明德扬工程师，说明板卡型号、故障接口、指示状态与测试现象、目标接口、数据率和交付阶段，可协助梳理方案边界。电话/微信：13640042325。