ADS54J69 JESD204B调试｜SYSREF、LMFC与确定性时延

介绍ADS54J69 500MSPS采集链路偶发错帧和重启后延迟变化的排查步骤，覆盖SYSREF、LMFC、ILAS、时钟与多芯片同步。

高速 ADC 链路最容易出现一种误判：测试码能够接收、波形也大体正确，于是认为 JESD204B 已经调通；但设备多次冷启动后，偶尔会发生通道错位、帧边界异常或端到端延迟变化。对需要多通道相参、雷达测量或闭环控制的系统来说，这些“偶发问题”往往比完全没有数据更难定位。
MA1101 ADS54J69 FMC 高速采集卡采用两片双通道 ADS54J69，形成四通道、16 位、单通道最高 500 MSPS 的采集结构，并使用 HMC7044 提供低抖动时钟与同步信号。实际采样率、lane 数、K/F 参数和 FPGA 收发器配置应根据应用需求配套设计。
实物与测试说明：MA1101-FmcAdS54J69 正面实物图，可见四路模拟输入、两片 ADS54J69、时钟器件和 FMC HPC 连接器。
先核对数据率是否闭合
四通道以 500 MSPS、16 位采样时，原始样本数据量为：
4 × 500 MSPS × 16 bit = 32 Gbit/s
JESD204B 使用 8b/10b 编码，因此仅考虑编码后的串行数据量约为 40 Gbit/s。ADS54J69 官方支持每个 ADC 通道使用 1 条 10 Gbit/s lane，或使用 2 条 5 Gbit/s lane。两片器件、四个 ADC 通道合计可形成 4×10 Gbit/s 或 8×5 Gbit/s 的链路结构。若启用片内 2 倍抽取，样本率和 LMFS 配置会发生变化，FPGA 接收端必须完全一致。
如果收发器报告偶发 disparity、not-in-table 或 buffer 错误，先核对 lane rate、参考时钟和 transceiver PLL，而不是直接调整应用层拼帧逻辑。
SYSREF 的作用不是普通触发
在 Subclass 1 中，SYSREF 用于使 ADC 与 FPGA 的本地多帧时钟边界建立共同时间基准。TI 数据手册明确指出，ADS54J69 对 SYSREF 进行器件时钟域采样，并用它对齐内部 LMFC；SYSREF 应为 LMFC 的次谐波。数据手册还建议使用约 1 MHz 至 5 MHz 的低频 SYSREF，以降低其向模拟信号路径耦合的风险。
因此，“示波器上看到了 SYSREF”并不能证明同步正确。需要检查 SYSREF 相对器件时钟的建立保持裕量、到两片 ADC 与 FPGA 的路径偏差、信号标准和幅度，以及 SYSREF 是连续、周期还是脉冲模式。板上 HMC7044 可以产生 JESD204B 兼容的 device clock 与 SYSREF，但寄存器配置、输出分频和各路延迟仍需统一规划。
LMFC 参数必须从 JESD 配置推导
LMFC 由采样率、抽取设置、F 和 K 等参数共同决定。ADC 和 FPGA 的 L、M、F、S、N、N'、K 等参数只要有一项不一致，可能仍能完成部分链路初始化，却在 ILAS 检查、帧边界或通道拼接时出现异常。
调试时应保存一份完整的 JESD 参数表，不要只记录 lane 数和速率。对每次修改都重新计算 lane rate 与 LMFC，并确认 SYSREF 是 LMFC 的合法次谐波。多器件系统还要统一启动顺序：稳定参考时钟、释放 ADC 与时钟芯片复位、配置寄存器、建立 SYSREF、启动 FPGA 接收和检查链路状态，顺序不应依赖不可控的软件延时。
按 CGS、ILAS、数据三阶段定位
第一阶段是 CGS。接收端应稳定识别 K28.5 字符；不稳定通常指向物理层、极性、lane rate、参考时钟或收发器均衡问题。
第二阶段是 ILAS。此时要读取并比较 lane 标识、器件标识、F/K/M/L 等配置字段。如果 CGS 稳定而 ILAS 不通过，优先检查参数一致性、lane 映射和多帧边界。
第三阶段才是正常数据。先启用 ADC 内建测试码，验证每条 lane、每个通道和样本顺序，再输入同源正弦信号检查幅度、相位与频谱。不要一开始就用复杂模拟信号，否则模拟前端与数字链路问题会混在一起。
确定性时延必须通过重复启动验证
一次启动的延迟正确，不能证明确定性。建议由同一外部触发同时驱动信号源和采集系统，在 FPGA 内记录触发时间戳与第一有效样本位置，连续进行不少于几十次软复位、链路重建和冷启动。每次记录 CGS/ILAS 状态、SYSREF 捕获标志、RX buffer 状态和样本偏移。
如果延迟只在重新上电后变化，重点检查 SYSREF 捕获与 LMFC 对齐；如果运行中偶发错码，重点检查时钟抖动、电源噪声和串行链路裕量；如果固定某一通道错位，则检查 lane 映射、极性与通道拼接。把“初始化问题”和“持续运行误码”分开，定位速度会明显提高。
实物与测试说明：25 MHz 正弦输入在 500 mVpp、2 Vpp 和 4 Vpp 条件下的四通道采集波形。比较幅值时还需同时考虑信号源、模拟前端配置和输入量程。
实物与测试说明：25 MHz 输入的频谱与 FPGA 侧采样数据。联合观察频谱、原始采样数据和初始化状态，有助于区分模拟链路、JESD204B 链路与软件显示问题。
总结
ADS54J69 的 JESD204B 链路不能以“波形能显示”作为完成标准。正确的数据率计算、统一的 LMFS 参数、满足时序的 SYSREF、可解释的 CGS/ILAS 状态，以及多次冷启动后不变的样本位置，才构成确定性采集。对于四通道系统，建议把所有状态和错误计数做成可读取寄存器，避免现场问题只能靠重新上电碰运气。
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